Syntéza logiky
Syntéza logiky je automatizovaná konverzia hardvérových opisov na vysokej úrovni (RTL vo Verilogu/VHDL) na optimalizované netlisty na úrovni hradiel. Syntéza logiky, ktorej priekopníkmi boli Brayton et al. na UC Berkeley v 80. a 90. rokoch, transformuje behaviorálne špecifikácie na fyzické implementácie, optimalizujúc pre plochu, rýchlosť a spotrebu energie. Syntéza je nevyhnutná pre moderný digitálny návrh, umožňuje rýchlu iteráciu a automatizáciu najúnavnejších manuálnych úloh.
Prečítať celú metódu
Ak si chcete prečítať túto sekciu, prihláste sa s bezplatným účtom.
Method map
The neighbourhood of related methods — select a node to explore.
Zdroje
- Brayton, R. K., Hachtel, G. D., McMullin, C. T., Sangiovanni-Vincentelli, A. L., & Vincentelli, A. S. (1987). Logic Synthesis for VLSI Design. Kluwer Academic. link ↗
- Mishchenko, A., Chatterjee, S., Brayton, R., & Sangiovanni-Vincentelli, A. L. (2006). DAG-aware AIG rewriting. In Proc. DAC (pp. 713-718). ACM. link ↗
- Berkeley, S. (1995). SIS: A system for sequential circuit synthesis. Technical Report UCB/ERL M95/55, UC Berkeley. link ↗
Ako citovať túto stránku
ScholarGate. (2026, June 3). Logic Synthesis for Digital Circuit Design. ScholarGate. https://scholargate.app/sk/electrical-engineering/logic-synthesis
Which method?
Set this method beside its closest kin and read them side by side — the library lays the books on the table; the choice is yours.
- Automatické generovanie testovacích vzoriekElektrotechnika↔ compare
- Variácia procesov metódou Monte CarloElektrotechnika↔ compare
- Statická časová analýzaElektrotechnika↔ compare
Odkazujú sem
Našli ste na tejto stránke chybu? Nahláste ju alebo navrhnite opravu →