Statická časová analýza
Statická časová analýza (STA) je ne-simulačná metóda na overenie, či digitálne obvody spĺňajú časové obmedzenia (frekvencie hodín, setup/hold časy, prenosové oneskorenia). Systematicky ju zaviedli Bhatnagar a kol. v 90. rokoch. STA počíta najhoršie a najlepšie oneskorenia ciest analýzou logických ciest bez simulácie vektorov. STA je nevyhnutná pre moderný VLSI dizajn, umožňuje rýchle časové uzatvorenie pred výrobou kremíka a identifikuje kritické cesty na optimalizáciu.
Prečítať celú metódu
Ak si chcete prečítať túto sekciu, prihláste sa s bezplatným účtom.
Method map
The neighbourhood of related methods — select a node to explore.
Zdroje
- Bhatnagar, H., & Bhatnagar, R. (1995). Static timing analysis: A primer. In VLSI Handbook (pp. 1-25). CRC Press. link ↗
- Shen, A., Ghosh, A., Madden, S. H., & Sorkin, F. (2003). Fast algorithms for static timing analysis. In Proc. ICCAD (pp. 126-131). IEEE. link ↗
- Berkelaar, M., Duffack, M., Flach, G., & Hartoog, R. (2007). OpenTimer: An open-source static timing analyzer. Proc. International Symposium on Circuits and Systems. link ↗
Ako citovať túto stránku
ScholarGate. (2026, June 3). Static Timing Analysis for Digital Circuit Verification. ScholarGate. https://scholargate.app/sk/electrical-engineering/static-timing-analysis
Which method?
Set this method beside its closest kin and read them side by side — the library lays the books on the table; the choice is yours.
- Automatické generovanie testovacích vzoriekElektrotechnika↔ compare
- Syntéza logikyElektrotechnika↔ compare
- Variácia procesov metódou Monte CarloElektrotechnika↔ compare
Odkazujú sem
Našli ste na tejto stránke chybu? Nahláste ju alebo navrhnite opravu →