Statisk tidsanalyse
Statisk tidsanalyse (STA) er en ikke-simuleringsmetode for å verifisere at digitale kretser oppfyller tidsbegrensninger (klokkefrekvenser, oppsett-/holdtider, forplantningsforsinkelser). Systematisk introdusert av Bhatnagar et al. på 1990-tallet, beregner STA verste- og best-case stidforsinkelser ved å analysere logiske stier uten å simulere vektorer. STA er essensielt for moderne VLSI-design, muliggjør rask tidsavslutning før silisium og identifiserer kritiske stier for optimalisering.
Les hele metoden
Logg inn med en gratis konto for å lese denne delen.
Method map
The neighbourhood of related methods — select a node to explore.
Kilder
- Bhatnagar, H., & Bhatnagar, R. (1995). Static timing analysis: A primer. In VLSI Handbook (pp. 1-25). CRC Press. link ↗
- Shen, A., Ghosh, A., Madden, S. H., & Sorkin, F. (2003). Fast algorithms for static timing analysis. In Proc. ICCAD (pp. 126-131). IEEE. link ↗
- Berkelaar, M., Duffack, M., Flach, G., & Hartoog, R. (2007). OpenTimer: An open-source static timing analyzer. Proc. International Symposium on Circuits and Systems. link ↗
Slik siterer du denne siden
ScholarGate. (2026, June 3). Static Timing Analysis for Digital Circuit Verification. ScholarGate. https://scholargate.app/no/electrical-engineering/static-timing-analysis
Which method?
Set this method beside its closest kin and read them side by side — the library lays the books on the table; the choice is yours.
- Automatisk generering av testmønstreElektroteknikk↔ compare
- LogikksynteseElektroteknikk↔ compare
- Monte Carlo variasjonsanalyse av prosesserElektroteknikk↔ compare
Referert av
Funnet en feil på denne siden? Rapporter eller foreslå en rettelse →