Logikksyntese

Logikksyntese er den automatiserte konverteringen av høynivå maskinvarebeskrivelser (RTL i Verilog/VHDL) til optimaliserte nettverk av porter på portnivå. Logikksyntese, som ble banebrytende utviklet av Brayton et al. ved UC Berkeley på 1980- og 1990-tallet, transformerer atferdsspesifikasjoner til fysiske implementasjoner, og optimerer for areal, hastighet og strømforbruk. Syntese er essensielt for moderne digital design, da det muliggjør rask iterasjon og automatisering av de mest tidkrevende manuelle oppgavene.