Process / pipelineDigital circuit verification
정적 타이밍 분석
정적 타이밍 분석(STA)은 디지털 회로가 타이밍 제약 조건(클럭 주파수, 설정/유지 시간, 전파 지연)을 충족하는지 검증하는 비시뮬레이션 방법입니다. 1990년대 Bhatnagar 등에 의해 체계적으로 도입된 STA는 벡터를 시뮬레이션하지 않고 논리 경로를 분석하여 최악 및 최적 경로 지연을 계산합니다. STA는 현대 VLSI 설계에 필수적이며, 실리콘 제작 전 빠른 타이밍 마감과 최적화를 위한 중요 경로 식별을 가능하게 합니다.
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출처
- Bhatnagar, H., & Bhatnagar, R. (1995). Static timing analysis: A primer. In VLSI Handbook (pp. 1-25). CRC Press. link ↗
- Shen, A., Ghosh, A., Madden, S. H., & Sorkin, F. (2003). Fast algorithms for static timing analysis. In Proc. ICCAD (pp. 126-131). IEEE. link ↗
- Berkelaar, M., Duffack, M., Flach, G., & Hartoog, R. (2007). OpenTimer: An open-source static timing analyzer. Proc. International Symposium on Circuits and Systems. link ↗
이 페이지 인용 방법
ScholarGate. (2026, June 3). Static Timing Analysis for Digital Circuit Verification. ScholarGate. https://scholargate.app/ko/electrical-engineering/static-timing-analysis
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