로직 합성

로직 합성(Logic Synthesis)은 하드웨어 기술 언어(RTL, Verilog/VHDL)로 작성된 고수준 하드웨어 기술을 최적화된 게이트 레벨 넷리스트로 자동 변환하는 과정입니다. 1980년대-1990년대 UC 버클리에서 Brayton 등이 개척한 로직 합성은 동작 명세를 물리적 구현으로 변환하며, 면적, 속도, 전력 소모를 최적화합니다. 합성은 현대 디지털 설계에 필수적이며, 가장 지루한 수작업을 자동화하고 신속한 반복 설계를 가능하게 합니다.