Logička sinteza
Logička sinteza je automatizirana pretvorba opisa hardvera višeg nivoa (RTL u Verilogu/VHDLu) u optimizirane mrežne liste na nivou vrata. Logičku sintezu, koju su pionirski razvili Brayton i suradnici na UC Berkeleyu 1980-ih i 1990-ih, transformira ponašajne specifikacije u fizičke implementacije, optimizirajući za površinu, brzinu i potrošnju energije. Sinteza je ključna za moderan digitalni dizajn, omogućujući brze iteracije i automatizaciju najzamornijih ručnih zadataka.
Pročitajte cijelu metodu
Prijavite se besplatnim računom kako biste pročitali ovaj odjeljak.
Method map
The neighbourhood of related methods — select a node to explore.
Izvori
- Brayton, R. K., Hachtel, G. D., McMullin, C. T., Sangiovanni-Vincentelli, A. L., & Vincentelli, A. S. (1987). Logic Synthesis for VLSI Design. Kluwer Academic. link ↗
- Mishchenko, A., Chatterjee, S., Brayton, R., & Sangiovanni-Vincentelli, A. L. (2006). DAG-aware AIG rewriting. In Proc. DAC (pp. 713-718). ACM. link ↗
- Berkeley, S. (1995). SIS: A system for sequential circuit synthesis. Technical Report UCB/ERL M95/55, UC Berkeley. link ↗
Kako citirati ovu stranicu
ScholarGate. (2026, June 3). Logic Synthesis for Digital Circuit Design. ScholarGate. https://scholargate.app/hr/electrical-engineering/logic-synthesis
Which method?
Set this method beside its closest kin and read them side by side — the library lays the books on the table; the choice is yours.
- Automatsko generiranje testnih uzorakaElektrotehnika↔ compare
- Varijacije procesa Monte CarloElektrotehnika↔ compare
- Statistička analiza vremenaElektrotehnika↔ compare
Citirana u
Uočili ste pogrešku na ovoj stranici? Prijavite je ili predložite ispravak →