Logička sinteza
Logička sinteza je automatizovana konverzija hardverskih opisa visokog nivoa (RTL u Verilog/VHDL-u) u optimizovane netliste na nivou kapija. Pionirski rad Brayton-a et al. na UC Berkeley-u 1980-ih i 1990-ih godina, logička sinteza transformiše bihejvioralne specifikacije u fizičke implementacije, optimizujući ih za površinu, brzinu i potrošnju energije. Sinteza je ključna za savremeni digitalni dizajn, omogućavajući brzu iteraciju i automatizaciju najzamornijih ručnih zadataka.
Pročitajte celu metodu
Prijavite se besplatnim nalogom da biste pročitali ovaj odeljak.
Method map
The neighbourhood of related methods — select a node to explore.
Izvori
- Brayton, R. K., Hachtel, G. D., McMullin, C. T., Sangiovanni-Vincentelli, A. L., & Vincentelli, A. S. (1987). Logic Synthesis for VLSI Design. Kluwer Academic. link ↗
- Mishchenko, A., Chatterjee, S., Brayton, R., & Sangiovanni-Vincentelli, A. L. (2006). DAG-aware AIG rewriting. In Proc. DAC (pp. 713-718). ACM. link ↗
- Berkeley, S. (1995). SIS: A system for sequential circuit synthesis. Technical Report UCB/ERL M95/55, UC Berkeley. link ↗
Kako citirati ovu stranicu
ScholarGate. (2026, June 3). Logic Synthesis for Digital Circuit Design. ScholarGate. https://scholargate.app/sr/electrical-engineering/logic-synthesis
Which method?
Set this method beside its closest kin and read them side by side — the library lays the books on the table; the choice is yours.
- Automatsko generisanje test obrazacaElektrotehnika↔ compare
- Monte Carlo Process VariationElektrotehnika↔ compare
- Analiza statičkog vremenaElektrotehnika↔ compare
Citirana u
Uočili ste grešku na ovoj stranici? Prijavite je ili predložite ispravku →