Síntese Lógica
A síntese lógica é a conversão automatizada de descrições de hardware de alto nível (RTL em Verilog/VHDL) em netlists otimizadas em nível de portas. Pioneira por Brayton et al. na UC Berkeley nas décadas de 1980-1990, a síntese lógica transforma especificações comportamentais em implementações físicas, otimizando para área, velocidade e consumo de energia. A síntese é essencial para o projeto digital moderno, permitindo iteração rápida e automação das tarefas manuais mais tediosas.
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Fontes
- Brayton, R. K., Hachtel, G. D., McMullin, C. T., Sangiovanni-Vincentelli, A. L., & Vincentelli, A. S. (1987). Logic Synthesis for VLSI Design. Kluwer Academic. link ↗
- Mishchenko, A., Chatterjee, S., Brayton, R., & Sangiovanni-Vincentelli, A. L. (2006). DAG-aware AIG rewriting. In Proc. DAC (pp. 713-718). ACM. link ↗
- Berkeley, S. (1995). SIS: A system for sequential circuit synthesis. Technical Report UCB/ERL M95/55, UC Berkeley. link ↗
Como citar esta página
ScholarGate. (2026, June 3). Logic Synthesis for Digital Circuit Design. ScholarGate. https://scholargate.app/pt/electrical-engineering/logic-synthesis
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