Sintesis Logik
Sintesis logik ialah penukaran automatik deskripsi perkakasan peringkat tinggi (RTL dalam Verilog/VHDL) kepada senarai bersih peringkat get yang dioptimumkan. Dipelopori oleh Brayton et al. di UC Berkeley pada 1980-an-1990-an, sintesis logik mengubah spesifikasi tingkah laku kepada pelaksanaan fizikal, mengoptimumkan untuk kawasan, kelajuan dan kuasa. Sintesis adalah penting kepada reka bentuk digital moden, membolehkan lelaran pantas dan automasi tugas-tugas yang paling membosankan secara manual.
Baca kaedah sepenuhnya
Log masuk dengan akaun percuma untuk membaca bahagian ini.
Method map
The neighbourhood of related methods — select a node to explore.
Sumber
- Brayton, R. K., Hachtel, G. D., McMullin, C. T., Sangiovanni-Vincentelli, A. L., & Vincentelli, A. S. (1987). Logic Synthesis for VLSI Design. Kluwer Academic. link ↗
- Mishchenko, A., Chatterjee, S., Brayton, R., & Sangiovanni-Vincentelli, A. L. (2006). DAG-aware AIG rewriting. In Proc. DAC (pp. 713-718). ACM. link ↗
- Berkeley, S. (1995). SIS: A system for sequential circuit synthesis. Technical Report UCB/ERL M95/55, UC Berkeley. link ↗
Cara memetik halaman ini
ScholarGate. (2026, June 3). Logic Synthesis for Digital Circuit Design. ScholarGate. https://scholargate.app/ms/electrical-engineering/logic-synthesis
Which method?
Set this method beside its closest kin and read them side by side — the library lays the books on the table; the choice is yours.
- Penjanaan Corak Ujian AutomatikKejuruteraan Elektrik↔ compare
- Proses Variasi Monte CarloKejuruteraan Elektrik↔ compare
- Analisis Pemasaan StatikKejuruteraan Elektrik↔ compare
Dirujuk oleh
Terjumpa masalah pada halaman ini? Laporkan atau cadangkan pembetulan →