Process / pipelineDigital design automation
論理合成
論理合成とは、高水準ハードウェア記述（Verilog/VHDLのRTL）を最適化されたゲートレベルネットリストへ自動変換することである。1980年代から1990年代にかけてUCバークレーのBraytonらによって開拓された論理合成は、振る舞い仕様を物理的実装へと変換し、面積、速度、消費電力の最適化を行う。合成は現代のデジタル設計に不可欠であり、最も手間のかかる手作業を迅速に反復・自動化することを可能にする。
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出典
- Brayton, R. K., Hachtel, G. D., McMullin, C. T., Sangiovanni-Vincentelli, A. L., & Vincentelli, A. S. (1987). Logic Synthesis for VLSI Design. Kluwer Academic. link ↗
- Mishchenko, A., Chatterjee, S., Brayton, R., & Sangiovanni-Vincentelli, A. L. (2006). DAG-aware AIG rewriting. In Proc. DAC (pp. 713-718). ACM. link ↗
- Berkeley, S. (1995). SIS: A system for sequential circuit synthesis. Technical Report UCB/ERL M95/55, UC Berkeley. link ↗
このページの引用方法
ScholarGate. (2026, June 3). Logic Synthesis for Digital Circuit Design. ScholarGate. https://scholargate.app/ja/electrical-engineering/logic-synthesis
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