Sintesi Logica
La Sintesi Logica è la conversione automatizzata di descrizioni hardware di alto livello (RTL in Verilog/VHDL) in netlist ottimizzate a livello di gate. Introdotta da Brayton et al. all'UC Berkeley negli anni '80-'90, la sintesi logica trasforma le specifiche comportamentali in implementazioni fisiche, ottimizzando per area, velocità e consumo energetico. La sintesi è essenziale per la progettazione digitale moderna, consentendo iterazioni rapide e l'automazione dei compiti manuali più tediosi.
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Fonti
- Brayton, R. K., Hachtel, G. D., McMullin, C. T., Sangiovanni-Vincentelli, A. L., & Vincentelli, A. S. (1987). Logic Synthesis for VLSI Design. Kluwer Academic. link ↗
- Mishchenko, A., Chatterjee, S., Brayton, R., & Sangiovanni-Vincentelli, A. L. (2006). DAG-aware AIG rewriting. In Proc. DAC (pp. 713-718). ACM. link ↗
- Berkeley, S. (1995). SIS: A system for sequential circuit synthesis. Technical Report UCB/ERL M95/55, UC Berkeley. link ↗
Come citare questa pagina
ScholarGate. (2026, June 3). Logic Synthesis for Digital Circuit Design. ScholarGate. https://scholargate.app/it/electrical-engineering/logic-synthesis
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