Logikai szintézis
A logikai szintézis a magas szintű hardverleírások (RTL Verilog/VHDL nyelven) automatizált átalakítása optimalizált kapuszintű hálólistákká. A UC Berkeley-n Brayton és munkatársai által az 1980-as és 1990-es években úttörőként kidolgozott logikai szintézis viselkedési specifikációkat alakít át fizikai megvalósításokká, optimalizálva a területet, a sebességet és az energiafogyasztást. A szintézis elengedhetetlen a modern digitális tervezéshez, lehetővé téve a gyors iterációt és a legunalmasabb manuális feladatok automatizálását.
A teljes módszer elolvasása
Jelentkezzen be ingyenes fiókkal a szakasz elolvasásához.
Method map
The neighbourhood of related methods — select a node to explore.
Források
- Brayton, R. K., Hachtel, G. D., McMullin, C. T., Sangiovanni-Vincentelli, A. L., & Vincentelli, A. S. (1987). Logic Synthesis for VLSI Design. Kluwer Academic. link ↗
- Mishchenko, A., Chatterjee, S., Brayton, R., & Sangiovanni-Vincentelli, A. L. (2006). DAG-aware AIG rewriting. In Proc. DAC (pp. 713-718). ACM. link ↗
- Berkeley, S. (1995). SIS: A system for sequential circuit synthesis. Technical Report UCB/ERL M95/55, UC Berkeley. link ↗
Hogyan hivatkozzon erre az oldalra
ScholarGate. (2026, June 3). Logic Synthesis for Digital Circuit Design. ScholarGate. https://scholargate.app/hu/electrical-engineering/logic-synthesis
Which method?
Set this method beside its closest kin and read them side by side — the library lays the books on the table; the choice is yours.
- Automatikus Tesztminta-generálásVillamosmérnöki tudomány↔ compare
- Monte Carlo FolyamatvarianciaVillamosmérnöki tudomány↔ compare
- Statikus időzítésanalízisVillamosmérnöki tudomány↔ compare
Hivatkozik rá
Hibát talált ezen az oldalon? Jelentse, vagy javasoljon javítást →