Analyse Statique de Temporisation
L'Analyse Statique de Temporisation (STA) est une méthode non-simulation pour vérifier que les circuits numériques respectent les contraintes de temporisation (fréquences d'horloge, temps de setup/hold, délais de propagation). Introduite systématiquement par Bhatnagar et al. dans les années 1990, la STA calcule les délais de chemins au pire et au meilleur cas en analysant les chemins logiques sans simuler de vecteurs. La STA est essentielle pour la conception VLSI moderne, permettant une fermeture de temporisation rapide avant la mise en silicium et identifiant les chemins critiques pour l'optimisation.
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Sources
- Bhatnagar, H., & Bhatnagar, R. (1995). Static timing analysis: A primer. In VLSI Handbook (pp. 1-25). CRC Press. link ↗
- Shen, A., Ghosh, A., Madden, S. H., & Sorkin, F. (2003). Fast algorithms for static timing analysis. In Proc. ICCAD (pp. 126-131). IEEE. link ↗
- Berkelaar, M., Duffack, M., Flach, G., & Hartoog, R. (2007). OpenTimer: An open-source static timing analyzer. Proc. International Symposium on Circuits and Systems. link ↗
Comment citer cette page
ScholarGate. (2026, June 3). Static Timing Analysis for Digital Circuit Verification. ScholarGate. https://scholargate.app/fr/electrical-engineering/static-timing-analysis
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