Synthèse logique
La synthèse logique est la conversion automatisée de descriptions matérielles de haut niveau (RTL en Verilog/VHDL) en netlists optimisées au niveau des portes. Pionnière de Brayton et al. à l'UC Berkeley dans les années 1980-1990, la synthèse logique transforme les spécifications comportementales en implémentations physiques, en optimisant pour la surface, la vitesse et la puissance. La synthèse est essentielle à la conception numérique moderne, permettant une itération rapide et l'automatisation des tâches manuelles les plus fastidieuses.
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Sources
- Brayton, R. K., Hachtel, G. D., McMullin, C. T., Sangiovanni-Vincentelli, A. L., & Vincentelli, A. S. (1987). Logic Synthesis for VLSI Design. Kluwer Academic. link ↗
- Mishchenko, A., Chatterjee, S., Brayton, R., & Sangiovanni-Vincentelli, A. L. (2006). DAG-aware AIG rewriting. In Proc. DAC (pp. 713-718). ACM. link ↗
- Berkeley, S. (1995). SIS: A system for sequential circuit synthesis. Technical Report UCB/ERL M95/55, UC Berkeley. link ↗
Comment citer cette page
ScholarGate. (2026, June 3). Logic Synthesis for Digital Circuit Design. ScholarGate. https://scholargate.app/fr/electrical-engineering/logic-synthesis
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