Statisk tidsanalyse
Statisk tidsanalyse (STA) er en ikke-simuleringsbaseret metode til at verificere, at digitale kredsløb opfylder tidsmæssige begrænsninger (clock-frekvenser, setup/hold-tider, udbredelsesforsinkelser). Introduceret systematisk af Bhatnagar et al. i 1990'erne, beregner STA værste-tilfælde og bedste-tilfælde sti-forsinkelser ved at analysere logiske stier uden at simulere vektorer. STA er essentiel for moderne VLSI-design, muliggør hurtig tidsmæssig lukning før silicium og identificerer kritiske stier til optimering.
Læs hele metoden
Log ind med en gratis konto for at læse dette afsnit.
Method map
The neighbourhood of related methods — select a node to explore.
Kilder
- Bhatnagar, H., & Bhatnagar, R. (1995). Static timing analysis: A primer. In VLSI Handbook (pp. 1-25). CRC Press. link ↗
- Shen, A., Ghosh, A., Madden, S. H., & Sorkin, F. (2003). Fast algorithms for static timing analysis. In Proc. ICCAD (pp. 126-131). IEEE. link ↗
- Berkelaar, M., Duffack, M., Flach, G., & Hartoog, R. (2007). OpenTimer: An open-source static timing analyzer. Proc. International Symposium on Circuits and Systems. link ↗
Sådan citerer du denne side
ScholarGate. (2026, June 3). Static Timing Analysis for Digital Circuit Verification. ScholarGate. https://scholargate.app/da/electrical-engineering/static-timing-analysis
Which method?
Set this method beside its closest kin and read them side by side — the library lays the books on the table; the choice is yours.
- Automatisk TestmønstergenereringElektroteknik↔ compare
- Logic SynthesisElektroteknik↔ compare
- Monte Carlo ProcesvariationElektroteknik↔ compare
Refereret af
Har du fundet en fejl på denne side? Indberet den eller foreslå en rettelse →