Logic Synthesis

Logic Synthesis er den automatiserede konvertering af hardwarebeskrivelser på højt niveau (RTL i Verilog/VHDL) til optimerede netlister på gat-niveau. Logic synthesis, som blev pioneret af Brayton et al. ved UC Berkeley i 1980'erne-1990'erne, transformerer adfærdsspecifikationer til fysiske implementeringer og optimerer for areal, hastighed og strømforbrug. Syntese er essentiel for moderne digitalt design, idet den muliggør hurtig iteration og automatisering af de mest tidskrævende manuelle opgaver.