Логічний синтез

Логічний синтез — це автоматизоване перетворення високорівневих апаратних описів (RTL у Verilog/VHDL) на оптимізовані нетлісти на рівні вентилів. Започаткований Брейтоном та ін. в Каліфорнійському університеті в Берклі у 1980-х–1990-х роках, логічний синтез перетворює поведінкові специфікації на фізичні реалізації, оптимізуючи площу, швидкість та енергоспоживання. Синтез є невід'ємною частиною сучасного цифрового дизайну, що забезпечує швидку ітерацію та автоматизацію найбільш трудомістких ручних завдань.