การสังเคราะห์ลอจิก
การสังเคราะห์ลอจิก (Logic Synthesis) คือการแปลงคำอธิบายฮาร์ดแวร์ระดับสูง (RTL ใน Verilog/VHDL) ให้เป็นเน็ตลิสต์ระดับเกตที่ได้รับการปรับให้เหมาะสมโดยอัตโนมัติ ซึ่งบุกเบิกโดย Brayton และคณะ ที่ UC Berkeley ในช่วงทศวรรษ 1980-1990 การสังเคราะห์ลอจิกจะเปลี่ยนข้อกำหนดเชิงพฤติกรรมให้เป็นการนำไปใช้งานทางกายภาพ โดยปรับให้เหมาะสมกับพื้นที่ ความเร็ว และกำลังไฟฟ้า การสังเคราะห์มีความสำคัญต่อการออกแบบดิจิทัลสมัยใหม่ ทำให้สามารถทำซ้ำได้อย่างรวดเร็วและเป็นอัตโนมัติสำหรับงานที่ต้องทำด้วยมือที่น่าเบื่อที่สุด
อ่านวิธีฉบับเต็ม
เข้าสู่ระบบด้วยบัญชีฟรีเพื่ออ่านส่วนนี้
Method map
The neighbourhood of related methods — select a node to explore.
แหล่งอ้างอิง
- Brayton, R. K., Hachtel, G. D., McMullin, C. T., Sangiovanni-Vincentelli, A. L., & Vincentelli, A. S. (1987). Logic Synthesis for VLSI Design. Kluwer Academic. link ↗
- Mishchenko, A., Chatterjee, S., Brayton, R., & Sangiovanni-Vincentelli, A. L. (2006). DAG-aware AIG rewriting. In Proc. DAC (pp. 713-718). ACM. link ↗
- Berkeley, S. (1995). SIS: A system for sequential circuit synthesis. Technical Report UCB/ERL M95/55, UC Berkeley. link ↗
วิธีอ้างอิงหน้านี้
ScholarGate. (2026, June 3). Logic Synthesis for Digital Circuit Design. ScholarGate. https://scholargate.app/th/electrical-engineering/logic-synthesis
Which method?
Set this method beside its closest kin and read them side by side — the library lays the books on the table; the choice is yours.
- การสร้างชุดทดสอบอัตโนมัติวิศวกรรมไฟฟ้า↔ compare
- การวิเคราะห์ความแปรผันของกระบวนการแบบมอนติคาร์โลวิศวกรรมไฟฟ้า↔ compare
- การวิเคราะห์เวลาแบบสถิตวิศวกรรมไฟฟ้า↔ compare