Uchanganuzi wa Mantiki
Uchanganuzi wa mantiki ni ubadilishaji wa kiotomatiki wa maelezo ya kiwango cha juu cha maunzi (RTL katika Verilog/VHDL) kuwa orodha za lango zilizoboreshwa. Ulianzishwa na Brayton et al. katika UC Berkeley katika miaka ya 1980-1990, uchanganuzi wa mantiki hubadilisha vipimo vya kitabia kuwa utekelezaji wa kimwili, ukiboresha kwa ajili ya eneo, kasi, na nguvu. Uchanganuzi ni muhimu kwa muundo wa kisasa wa kidijitali, ukiruhusu mzunguko wa haraka na otomatiki wa kazi za kuchosha zaidi za mwongozo.
Soma mbinu kamili
Ingia kwa akaunti ya bure ili kusoma sehemu hii.
Method map
The neighbourhood of related methods — select a node to explore.
Vyanzo
- Brayton, R. K., Hachtel, G. D., McMullin, C. T., Sangiovanni-Vincentelli, A. L., & Vincentelli, A. S. (1987). Logic Synthesis for VLSI Design. Kluwer Academic. link ↗
- Mishchenko, A., Chatterjee, S., Brayton, R., & Sangiovanni-Vincentelli, A. L. (2006). DAG-aware AIG rewriting. In Proc. DAC (pp. 713-718). ACM. link ↗
- Berkeley, S. (1995). SIS: A system for sequential circuit synthesis. Technical Report UCB/ERL M95/55, UC Berkeley. link ↗
Jinsi ya kunukuu ukurasa huu
ScholarGate. (2026, June 3). Logic Synthesis for Digital Circuit Design. ScholarGate. https://scholargate.app/sw/electrical-engineering/logic-synthesis
Which method?
Set this method beside its closest kin and read them side by side — the library lays the books on the table; the choice is yours.
- Utengenezaji wa Kiotomatiki wa Vigezo vya UpimajiUhandisi wa Umeme↔ compare
- Tofauti ya Mchakato wa Monte CarloUhandisi wa Umeme↔ compare
- Uchanganuzi wa Wakati UliowekwaUhandisi wa Umeme↔ compare
Imerejelewa na
Umeona tatizo kwenye ukurasa huu? Ripoti au pendekeza marekebisho →