Logisk syntes
Logisk syntes är den automatiserade omvandlingen av hårdvarubeskrivningar på hög nivå (RTL i Verilog/VHDL) till optimerade nätlistor på gatenivå. Logisk syntes, som pionjärerades av Brayton et al. vid UC Berkeley under 1980- och 1990-talen, transformerar beteendespecifikationer till fysiska implementationer och optimerar för area, hastighet och strömförbrukning. Syntes är avgörande för modern digital design och möjliggör snabb iteration och automatisering av de mest tidskrävande manuella uppgifterna.
Läs hela metoden
Logga in med ett kostnadsfritt konto för att läsa avsnittet.
Method map
The neighbourhood of related methods — select a node to explore.
Källor
- Brayton, R. K., Hachtel, G. D., McMullin, C. T., Sangiovanni-Vincentelli, A. L., & Vincentelli, A. S. (1987). Logic Synthesis for VLSI Design. Kluwer Academic. link ↗
- Mishchenko, A., Chatterjee, S., Brayton, R., & Sangiovanni-Vincentelli, A. L. (2006). DAG-aware AIG rewriting. In Proc. DAC (pp. 713-718). ACM. link ↗
- Berkeley, S. (1995). SIS: A system for sequential circuit synthesis. Technical Report UCB/ERL M95/55, UC Berkeley. link ↗
Så citerar du den här sidan
ScholarGate. (2026, June 3). Logic Synthesis for Digital Circuit Design. ScholarGate. https://scholargate.app/sv/electrical-engineering/logic-synthesis
Which method?
Set this method beside its closest kin and read them side by side — the library lays the books on the table; the choice is yours.
- Automatisk generering av testmönsterElektroteknik↔ compare
- Monte Carlo-processvariationElektroteknik↔ compare
- Statisk tidsanalysElektroteknik↔ compare
Refereras av
Hittade du ett fel på sidan? Rapportera eller föreslå en rättelse →