Логический синтез

Логический синтез — это автоматизированное преобразование высокоуровневых описаний аппаратуры (RTL на Verilog/VHDL) в оптимизированные нетлисты на уровне вентилей. Разработанный Брейтоном и соавторами в Калифорнийском университете в Беркли в 1980-х–1990-х годах, логический синтез трансформирует поведенческие спецификации в физические реализации, оптимизируя их по площади, скорости и энергопотреблению. Синтез необходим в современном цифровом проектировании, обеспечивая быструю итерацию и автоматизацию наиболее трудоемких ручных задач.