Sinteza logică
Sinteza logică este conversia automată a descrierilor hardware de nivel înalt (RTL în Verilog/VHDL) în netlist-uri optimizate la nivel de porți. Pionierată de Brayton et al. la UC Berkeley în anii 1980-1990, sinteza logică transformă specificațiile comportamentale în implementări fizice, optimizând pentru suprafață, viteză și consum de putere. Sinteza este esențială pentru proiectarea digitală modernă, permițând iterații rapide și automatizarea celor mai anevoioase sarcini manuale.
Citește metoda completă
Autentifică-te cu un cont gratuit pentru a citi această secțiune.
Method map
The neighbourhood of related methods — select a node to explore.
Surse
- Brayton, R. K., Hachtel, G. D., McMullin, C. T., Sangiovanni-Vincentelli, A. L., & Vincentelli, A. S. (1987). Logic Synthesis for VLSI Design. Kluwer Academic. link ↗
- Mishchenko, A., Chatterjee, S., Brayton, R., & Sangiovanni-Vincentelli, A. L. (2006). DAG-aware AIG rewriting. In Proc. DAC (pp. 713-718). ACM. link ↗
- Berkeley, S. (1995). SIS: A system for sequential circuit synthesis. Technical Report UCB/ERL M95/55, UC Berkeley. link ↗
Cum se citează această pagină
ScholarGate. (2026, June 3). Logic Synthesis for Digital Circuit Design. ScholarGate. https://scholargate.app/ro/electrical-engineering/logic-synthesis
Which method?
Set this method beside its closest kin and read them side by side — the library lays the books on the table; the choice is yours.
- Generarea Automată a Modelelor de TestInginerie electrică↔ compare
- Variația Procesului Monte CarloInginerie electrică↔ compare
- Analiză Statică de TimpInginerie electrică↔ compare
Citat de
Ai observat o problemă pe această pagină? Raportează sau sugerează o corectură →