Logische Synthese
Logische Synthese is de geautomatiseerde conversie van hardwarebeschrijvingen op hoog niveau (RTL in Verilog/VHDL) naar geoptimaliseerde netlijsten op poortniveau. Logische synthese, gepionierd door Brayton et al. aan UC Berkeley in de jaren 1980-1990, transformeert gedragsmatige specificaties naar fysieke implementaties, geoptimaliseerd voor oppervlakte, snelheid en vermogen. Synthese is essentieel voor modern digitaal ontwerp, waardoor snelle iteratie en automatisering van de meest tijdrovende handmatige taken mogelijk wordt.
Lees de volledige methode
Log in met een gratis account om dit onderdeel te lezen.
Method map
The neighbourhood of related methods — select a node to explore.
Bronnen
- Brayton, R. K., Hachtel, G. D., McMullin, C. T., Sangiovanni-Vincentelli, A. L., & Vincentelli, A. S. (1987). Logic Synthesis for VLSI Design. Kluwer Academic. link ↗
- Mishchenko, A., Chatterjee, S., Brayton, R., & Sangiovanni-Vincentelli, A. L. (2006). DAG-aware AIG rewriting. In Proc. DAC (pp. 713-718). ACM. link ↗
- Berkeley, S. (1995). SIS: A system for sequential circuit synthesis. Technical Report UCB/ERL M95/55, UC Berkeley. link ↗
Deze pagina citeren
ScholarGate. (2026, June 3). Logic Synthesis for Digital Circuit Design. ScholarGate. https://scholargate.app/nl/electrical-engineering/logic-synthesis
Which method?
Set this method beside its closest kin and read them side by side — the library lays the books on the table; the choice is yours.
- Automatische TestpatroongeneratieElektrotechniek↔ compare
- Monte Carlo ProcesvariatieElektrotechniek↔ compare
- Statische Tijdruimte-AnalyseElektrotechniek↔ compare
Geciteerd door
Een fout op deze pagina gezien? Meld het of stel een correctie voor →