Loģiskā sintēze
Loģiskā sintēze ir automatizēta augsta līmeņa aparatūras aprakstu (RTL Verilog/VHDL valodā) konvertēšana optimizētos vārtu līmeņa tīklos. 1980. un 1990. gados Brayton et al. no Kalifornijas Universitātes Bērklijā aizsāktā loģiskā sintēze pārveido uzvedības specifikācijas fiziskās implementācijās, optimizējot platību, ātrumu un jaudu. Sintēze ir būtiska mūsdienu digitālajā projektēšanā, nodrošinot ātru iterāciju un visnogurdinošāko manuālo uzdevumu automatizāciju.
Lasīt pilno metodes aprakstu
Piesakieties ar bezmaksas kontu, lai lasītu šo sadaļu.
Method map
The neighbourhood of related methods — select a node to explore.
Avoti
- Brayton, R. K., Hachtel, G. D., McMullin, C. T., Sangiovanni-Vincentelli, A. L., & Vincentelli, A. S. (1987). Logic Synthesis for VLSI Design. Kluwer Academic. link ↗
- Mishchenko, A., Chatterjee, S., Brayton, R., & Sangiovanni-Vincentelli, A. L. (2006). DAG-aware AIG rewriting. In Proc. DAC (pp. 713-718). ACM. link ↗
- Berkeley, S. (1995). SIS: A system for sequential circuit synthesis. Technical Report UCB/ERL M95/55, UC Berkeley. link ↗
Kā citēt šo lapu
ScholarGate. (2026, June 3). Logic Synthesis for Digital Circuit Design. ScholarGate. https://scholargate.app/lv/electrical-engineering/logic-synthesis
Which method?
Set this method beside its closest kin and read them side by side — the library lays the books on the table; the choice is yours.
- Automātiska testēšanas paraugu ģenerēšanaElektrotehnika↔ compare
- Monte Carlo procesu variāciju analīzeElektrotehnika↔ compare
- Statiskā laika analīzeElektrotehnika↔ compare
Uz to atsaucas
Pamanījāt kļūdu šajā lapā? Ziņojiet vai ierosiniet labojumu →