Sintesis Logika
Sintesis logika adalah konversi otomatis deskripsi perangkat keras tingkat tinggi (RTL dalam Verilog/VHDL) menjadi netlist tingkat gerbang yang dioptimalkan. Dipelopori oleh Brayton dkk. di UC Berkeley pada tahun 1980-an-1990-an, sintesis logika mengubah spesifikasi perilaku menjadi implementasi fisik, mengoptimalkan untuk area, kecepatan, dan daya. Sintesis sangat penting untuk desain digital modern, memungkinkan iterasi cepat dan otomatisasi tugas-tugas yang paling membosankan secara manual.
Baca metode selengkapnya
Masuk dengan akun gratis untuk membaca bagian ini.
Method map
The neighbourhood of related methods — select a node to explore.
Sumber
- Brayton, R. K., Hachtel, G. D., McMullin, C. T., Sangiovanni-Vincentelli, A. L., & Vincentelli, A. S. (1987). Logic Synthesis for VLSI Design. Kluwer Academic. link ↗
- Mishchenko, A., Chatterjee, S., Brayton, R., & Sangiovanni-Vincentelli, A. L. (2006). DAG-aware AIG rewriting. In Proc. DAC (pp. 713-718). ACM. link ↗
- Berkeley, S. (1995). SIS: A system for sequential circuit synthesis. Technical Report UCB/ERL M95/55, UC Berkeley. link ↗
Cara menyitasi halaman ini
ScholarGate. (2026, June 3). Logic Synthesis for Digital Circuit Design. ScholarGate. https://scholargate.app/id/electrical-engineering/logic-synthesis
Which method?
Set this method beside its closest kin and read them side by side — the library lays the books on the table; the choice is yours.
- Generasi Pola Uji OtomatisTeknik Elektro↔ compare
- Variasi Proses Monte CarloTeknik Elektro↔ compare
- Analisis Waktu StatisTeknik Elektro↔ compare
Dirujuk oleh
Menemukan masalah di halaman ini? Laporkan atau usulkan perbaikan →