Logiikkasynteesi
Logiikkasynteesi on korkean tason laitteistokuvausten (RTL Verilogilla/VHDL:llä) automaattinen muuntaminen optimoiduiksi porttitasoisiksi netlistoiksi. Braytonin ym. UC Berkeleyn tutkijoiden 1980- ja 1990-luvuilla kehittämä logiikkasynteesi muuntaa käyttäytymismääritykset fyysisiksi toteutuksiksi optimoiden pinta-alaa, nopeutta ja tehonkulutusta. Synteesi on olennainen osa modernia digitaalisuunnittelua, mahdollistaen nopean iteroinnin ja työläimpien manuaalisten tehtävien automatisoinnin.
Lue koko menetelmä
Kirjaudu sisään maksuttomalla tilillä lukeaksesi tämän osion.
Method map
The neighbourhood of related methods — select a node to explore.
Lähteet
- Brayton, R. K., Hachtel, G. D., McMullin, C. T., Sangiovanni-Vincentelli, A. L., & Vincentelli, A. S. (1987). Logic Synthesis for VLSI Design. Kluwer Academic. link ↗
- Mishchenko, A., Chatterjee, S., Brayton, R., & Sangiovanni-Vincentelli, A. L. (2006). DAG-aware AIG rewriting. In Proc. DAC (pp. 713-718). ACM. link ↗
- Berkeley, S. (1995). SIS: A system for sequential circuit synthesis. Technical Report UCB/ERL M95/55, UC Berkeley. link ↗
Näin viittaat tähän sivuun
ScholarGate. (2026, June 3). Logic Synthesis for Digital Circuit Design. ScholarGate. https://scholargate.app/fi/electrical-engineering/logic-synthesis
Which method?
Set this method beside its closest kin and read them side by side — the library lays the books on the table; the choice is yours.
- Automaattinen testikuvioiden generointiSähkötekniikka↔ compare
- Monte Carlo -prosessivaihteluanalyysiSähkötekniikka↔ compare
- Staattinen ajoitusanalyysiSähkötekniikka↔ compare
Tähän viittaavat
Huomasitko virheen tällä sivulla? Ilmoita siitä tai ehdota korjausta →