سنتز منطقی
سنتز منطقی، تبدیل خودکار توصیفات سختافزاری سطح بالا (RTL در Verilog/VHDL) به نتلیستهای بهینهشده در سطح گیت است. سنتز منطقی که توسط برایتون و همکاران در دانشگاه کالیفرنیا، برکلی در دهههای ۱۹۸۰-۱۹۹۰ پیشگام شد، مشخصات رفتاری را به پیادهسازیهای فیزیکی تبدیل میکند و برای مساحت، سرعت و توان بهینهسازی میکند. سنتز برای طراحی دیجیتال مدرن ضروری است و تکرار سریع و خودکارسازی خستهکنندهترین وظایف دستی را امکانپذیر میسازد.
مطالعهٔ کامل روش
برای خواندن این بخش با حساب رایگان وارد شوید.
Method map
The neighbourhood of related methods — select a node to explore.
منابع
- Brayton, R. K., Hachtel, G. D., McMullin, C. T., Sangiovanni-Vincentelli, A. L., & Vincentelli, A. S. (1987). Logic Synthesis for VLSI Design. Kluwer Academic. link ↗
- Mishchenko, A., Chatterjee, S., Brayton, R., & Sangiovanni-Vincentelli, A. L. (2006). DAG-aware AIG rewriting. In Proc. DAC (pp. 713-718). ACM. link ↗
- Berkeley, S. (1995). SIS: A system for sequential circuit synthesis. Technical Report UCB/ERL M95/55, UC Berkeley. link ↗
نحوهٔ استناد به این صفحه
ScholarGate. (2026, June 3). Logic Synthesis for Digital Circuit Design. ScholarGate. https://scholargate.app/fa/electrical-engineering/logic-synthesis
Which method?
Set this method beside its closest kin and read them side by side — the library lays the books on the table; the choice is yours.
- تولید خودکار الگوی آزمونمهندسی برق↔ compare
- تحلیل تغییرات فرآیند مونت کارلو (Monte Carlo Process Variation)مهندسی برق↔ compare
- تحلیل زمانبندی ایستامهندسی برق↔ compare
ارجاعشده در
در این صفحه مشکلی دیدید؟ گزارش دهید یا اصلاحی پیشنهاد کنید →