Loogika süntees
Loogika süntees on kõrgetasemeliste riistvarakirjelduste (Verilog/VHDL RTL) automatiseeritud teisendamine optimeeritud väravatasemeliseks võrguühenduseks. Braytoni jt poolt 1980ndatel-1990ndatel UC Berkeley's algatatud loogika süntees teisendab käitumuslikud spetsifikatsioonid füüsilisteks implementatsioonideks, optimeerides pindala, kiirust ja energiatarvet. Süntees on tänapäevase digitaalse disaini jaoks hädavajalik, võimaldades kiiret itereerimist ja kõige tüütumate käsitsi tehtavate ülesannete automatiseerimist.
Loe meetodi täielikku kirjeldust
Selle osa lugemiseks logi sisse tasuta kontoga.
Method map
The neighbourhood of related methods — select a node to explore.
Allikad
- Brayton, R. K., Hachtel, G. D., McMullin, C. T., Sangiovanni-Vincentelli, A. L., & Vincentelli, A. S. (1987). Logic Synthesis for VLSI Design. Kluwer Academic. link ↗
- Mishchenko, A., Chatterjee, S., Brayton, R., & Sangiovanni-Vincentelli, A. L. (2006). DAG-aware AIG rewriting. In Proc. DAC (pp. 713-718). ACM. link ↗
- Berkeley, S. (1995). SIS: A system for sequential circuit synthesis. Technical Report UCB/ERL M95/55, UC Berkeley. link ↗
Kuidas sellele lehele viidata
ScholarGate. (2026, June 3). Logic Synthesis for Digital Circuit Design. ScholarGate. https://scholargate.app/et/electrical-engineering/logic-synthesis
Which method?
Set this method beside its closest kin and read them side by side — the library lays the books on the table; the choice is yours.
- Automaatne testmustrite genereerimineElektrotehnika↔ compare
- Monte Carlo protsessivariatsiooni analüüsElektrotehnika↔ compare
- Staatiline ajaline analüüsElektrotehnika↔ compare
Sellele viitavad
Märkasid sellel lehel viga? Teata sellest või paku parandust →