Síntesis Lógica
La síntesis lógica es la conversión automatizada de descripciones de hardware de alto nivel (RTL en Verilog/VHDL) en netlists optimizadas a nivel de compuertas. Pionera por Brayton et al. en UC Berkeley en las décadas de 1980-1990, la síntesis lógica transforma especificaciones de comportamiento en implementaciones físicas, optimizando para área, velocidad y potencia. La síntesis es esencial para el diseño digital moderno, permitiendo iteraciones rápidas y la automatización de las tareas manuales más tediosas.
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Fuentes
- Brayton, R. K., Hachtel, G. D., McMullin, C. T., Sangiovanni-Vincentelli, A. L., & Vincentelli, A. S. (1987). Logic Synthesis for VLSI Design. Kluwer Academic. link ↗
- Mishchenko, A., Chatterjee, S., Brayton, R., & Sangiovanni-Vincentelli, A. L. (2006). DAG-aware AIG rewriting. In Proc. DAC (pp. 713-718). ACM. link ↗
- Berkeley, S. (1995). SIS: A system for sequential circuit synthesis. Technical Report UCB/ERL M95/55, UC Berkeley. link ↗
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ScholarGate. (2026, June 3). Logic Synthesis for Digital Circuit Design. ScholarGate. https://scholargate.app/es/electrical-engineering/logic-synthesis
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