Statická časová analýza
Statická časová analýza (STA) je metoda bez simulace pro ověření, zda digitální obvody splňují časová omezení (frekvence hodin, nastavení/zdržení, zpoždění šíření). Systematicky zavedená Bhatnagarem a kol. v 90. letech 20. století, STA počítá nejhorší a nejlepší případ zpoždění cest analýzou logických cest bez simulace vektorů. STA je nezbytná pro moderní návrh VLSI, umožňuje rychlé časové uzavření před křemíkem a identifikuje kritické cesty pro optimalizaci.
Přečíst celou metodu
Pro přečtení této sekce se přihlaste s bezplatným účtem.
Method map
The neighbourhood of related methods — select a node to explore.
Zdroje
- Bhatnagar, H., & Bhatnagar, R. (1995). Static timing analysis: A primer. In VLSI Handbook (pp. 1-25). CRC Press. link ↗
- Shen, A., Ghosh, A., Madden, S. H., & Sorkin, F. (2003). Fast algorithms for static timing analysis. In Proc. ICCAD (pp. 126-131). IEEE. link ↗
- Berkelaar, M., Duffack, M., Flach, G., & Hartoog, R. (2007). OpenTimer: An open-source static timing analyzer. Proc. International Symposium on Circuits and Systems. link ↗
Jak citovat tuto stránku
ScholarGate. (2026, June 3). Static Timing Analysis for Digital Circuit Verification. ScholarGate. https://scholargate.app/cs/electrical-engineering/static-timing-analysis
Which method?
Set this method beside its closest kin and read them side by side — the library lays the books on the table; the choice is yours.
- Automatické generování testovacích vzorůElektrotechnika↔ compare
- Logická syntézaElektrotechnika↔ compare
- Procesní variabilita Monte CarloElektrotechnika↔ compare
Odkazuje sem
Našli jste na této stránce chybu? Nahlaste ji nebo navrhněte opravu →