Logická syntéza
Logická syntéza je automatizovaná konverze hardwarových popisů vyšší úrovně (RTL ve Verilogu/VHDL) na optimalizované netlisty na úrovni hradel. Logická syntéza, jejíž průkopníky byli Brayton a kol. na UC Berkeley v 80. a 90. letech, transformuje behaviorální specifikace do fyzických implementací, optimalizuje pro plochu, rychlost a spotřebu. Syntéza je nezbytná pro moderní digitální návrh, umožňuje rychlé iterace a automatizaci nejúnavnějších manuálních úkolů.
Přečíst celou metodu
Pro přečtení této sekce se přihlaste s bezplatným účtem.
Method map
The neighbourhood of related methods — select a node to explore.
Zdroje
- Brayton, R. K., Hachtel, G. D., McMullin, C. T., Sangiovanni-Vincentelli, A. L., & Vincentelli, A. S. (1987). Logic Synthesis for VLSI Design. Kluwer Academic. link ↗
- Mishchenko, A., Chatterjee, S., Brayton, R., & Sangiovanni-Vincentelli, A. L. (2006). DAG-aware AIG rewriting. In Proc. DAC (pp. 713-718). ACM. link ↗
- Berkeley, S. (1995). SIS: A system for sequential circuit synthesis. Technical Report UCB/ERL M95/55, UC Berkeley. link ↗
Jak citovat tuto stránku
ScholarGate. (2026, June 3). Logic Synthesis for Digital Circuit Design. ScholarGate. https://scholargate.app/cs/electrical-engineering/logic-synthesis
Which method?
Set this method beside its closest kin and read them side by side — the library lays the books on the table; the choice is yours.
- Automatické generování testovacích vzorůElektrotechnika↔ compare
- Procesní variabilita Monte CarloElektrotechnika↔ compare
- Statická časová analýzaElektrotechnika↔ compare
Odkazuje sem
Našli jste na této stránce chybu? Nahlaste ji nebo navrhněte opravu →