Síntesi lògica
La síntesi lògica és la conversió automatitzada d'descripcions de maquinari d'alt nivell (RTL en Verilog/VHDL) en llistes de connexions (netlists) optimitzades a nivell de portes. Pionera per Brayton et al. a la UC Berkeley durant els anys 80 i 90, la síntesi lògica transforma especificacions de comportament en implementacions físiques, optimitzant per a l'àrea, la velocitat i la potència. La síntesi és essencial per al disseny digital modern, permetent una iteració ràpida i l'automatització de les tasques manuals més tedioses.
Llegeix el mètode complet
Inicia la sessió amb un compte gratuït per llegir aquesta secció.
Method map
The neighbourhood of related methods — select a node to explore.
Fonts
- Brayton, R. K., Hachtel, G. D., McMullin, C. T., Sangiovanni-Vincentelli, A. L., & Vincentelli, A. S. (1987). Logic Synthesis for VLSI Design. Kluwer Academic. link ↗
- Mishchenko, A., Chatterjee, S., Brayton, R., & Sangiovanni-Vincentelli, A. L. (2006). DAG-aware AIG rewriting. In Proc. DAC (pp. 713-718). ACM. link ↗
- Berkeley, S. (1995). SIS: A system for sequential circuit synthesis. Technical Report UCB/ERL M95/55, UC Berkeley. link ↗
Com citar aquesta pàgina
ScholarGate. (2026, June 3). Logic Synthesis for Digital Circuit Design. ScholarGate. https://scholargate.app/ca/electrical-engineering/logic-synthesis
Which method?
Set this method beside its closest kin and read them side by side — the library lays the books on the table; the choice is yours.
- Generació Automàtica de Patrons de ProvaEnginyeria elèctrica↔ compare
- Variació de Procés Monte CarloEnginyeria elèctrica↔ compare
- Anàlisi Estàtica de TempsEnginyeria elèctrica↔ compare
Citat per
Has vist cap problema en aquesta pàgina? Informa'n o suggereix una correcció →