Логически синтез

Логическият синтез е автоматизираното преобразуване на хардуерни описания от високо ниво (RTL във Verilog/VHDL) в оптимизирани нетуърклисти на ниво гейтове. Пионерски разработен от Brayton et al. в UC Berkeley през 80-те и 90-те години на миналия век, логическият синтез трансформира поведенчески спецификации във физически имплементации, оптимизирайки за площ, скорост и консумация на енергия. Синтезът е от съществено значение за модерния цифров дизайн, позволявайки бързи итерации и автоматизация на най-трудоемките ръчни задачи.