تخليق المنطق
تخليق المنطق هو التحويل الآلي لوصف الأجهزة عالي المستوى (RTL في Verilog/VHDL) إلى شبكات بوابات محسّنة. بدأ هذا المجال في جامعة كاليفورنيا، بيركلي في الثمانينيات والتسعينيات على يد Brayton وآخرون، ويحول تخليق المنطق المواصفات السلوكية إلى تطبيقات مادية، مع تحسين المساحة والسرعة والطاقة. يُعد التخليق ضروريًا للتصميم الرقمي الحديث، مما يتيح التكرار السريع وأتمتة المهام اليدوية الأكثر مللاً.
اقرأ الطريقة كاملة
سجّل الدخول بحساب مجاني لقراءة هذا القسم.
Method map
The neighbourhood of related methods — select a node to explore.
المصادر
- Brayton, R. K., Hachtel, G. D., McMullin, C. T., Sangiovanni-Vincentelli, A. L., & Vincentelli, A. S. (1987). Logic Synthesis for VLSI Design. Kluwer Academic. link ↗
- Mishchenko, A., Chatterjee, S., Brayton, R., & Sangiovanni-Vincentelli, A. L. (2006). DAG-aware AIG rewriting. In Proc. DAC (pp. 713-718). ACM. link ↗
- Berkeley, S. (1995). SIS: A system for sequential circuit synthesis. Technical Report UCB/ERL M95/55, UC Berkeley. link ↗
كيف تستشهد بهذه الصفحة
ScholarGate. (2026, June 3). Logic Synthesis for Digital Circuit Design. ScholarGate. https://scholargate.app/ar/electrical-engineering/logic-synthesis
Which method?
Set this method beside its closest kin and read them side by side — the library lays the books on the table; the choice is yours.
- توليد أنماط الاختبار الآليالهندسة الكهربائية↔ compare
- عملية مونت كارلو لتنوع المتغيراتالهندسة الكهربائية↔ compare
- تحليل التوقيت الثابتالهندسة الكهربائية↔ compare