Synteza logiczna
Synteza logiczna to zautomatyzowana konwersja opisów sprzętu wysokiego poziomu (RTL w Verilogu/VHDL) do zoptymalizowanych list sieci bramek. Zapoczątkowana przez Braytona i współpracowników na UC Berkeley w latach 80. i 90. XX wieku, synteza logiczna przekształca specyfikacje behawioralne w implementacje fizyczne, optymalizując pod kątem powierzchni, szybkości i poboru mocy. Synteza jest niezbędna w nowoczesnym projektowaniu cyfrowym, umożliwiając szybkie iteracje i automatyzację najbardziej żmudnych zadań ręcznych.
Przeczytaj pełny opis metody
Zaloguj się na bezpłatne konto, aby przeczytać tę sekcję.
Method map
The neighbourhood of related methods — select a node to explore.
Źródła
- Brayton, R. K., Hachtel, G. D., McMullin, C. T., Sangiovanni-Vincentelli, A. L., & Vincentelli, A. S. (1987). Logic Synthesis for VLSI Design. Kluwer Academic. link ↗
- Mishchenko, A., Chatterjee, S., Brayton, R., & Sangiovanni-Vincentelli, A. L. (2006). DAG-aware AIG rewriting. In Proc. DAC (pp. 713-718). ACM. link ↗
- Berkeley, S. (1995). SIS: A system for sequential circuit synthesis. Technical Report UCB/ERL M95/55, UC Berkeley. link ↗
Jak cytować tę stronę
ScholarGate. (2026, June 3). Logic Synthesis for Digital Circuit Design. ScholarGate. https://scholargate.app/pl/electrical-engineering/logic-synthesis
Which method?
Set this method beside its closest kin and read them side by side — the library lays the books on the table; the choice is yours.
- Automatyczne generowanie wzorców testowychElektrotechnika↔ compare
- Procesowa zmienność metodą Monte CarloElektrotechnika↔ compare
- Statyczna Analiza CzasowaElektrotechnika↔ compare
Cytowana przez
Widzisz błąd na tej stronie? Zgłoś go lub zaproponuj poprawkę →