स्थैतिक समय विश्लेषण
स्थैतिक समय विश्लेषण (STA) एक गैर-सिमुलेशन विधि है जो यह सत्यापित करने के लिए है कि डिजिटल सर्किट समय की बाधाओं (घड़ी आवृत्तियों, सेटअप/होल्ड समय, प्रसार विलंब) को पूरा करते हैं। 1990 के दशक में भटनागर एट अल. द्वारा व्यवस्थित रूप से पेश किया गया, STA लॉजिक पथों का विश्लेषण करके वेक्टरों का अनुकरण किए बिना सबसे खराब स्थिति और सबसे अच्छी स्थिति वाले पथ विलंब की गणना करता है। STA आधुनिक VLSI डिजाइन के लिए आवश्यक है, जो सिलिकॉन से पहले तेजी से समय बंद करने में सक्षम बनाता है और अनुकूलन के लिए महत्वपूर्ण पथों की पहचान करता है।
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स्रोत
- Bhatnagar, H., & Bhatnagar, R. (1995). Static timing analysis: A primer. In VLSI Handbook (pp. 1-25). CRC Press. link ↗
- Shen, A., Ghosh, A., Madden, S. H., & Sorkin, F. (2003). Fast algorithms for static timing analysis. In Proc. ICCAD (pp. 126-131). IEEE. link ↗
- Berkelaar, M., Duffack, M., Flach, G., & Hartoog, R. (2007). OpenTimer: An open-source static timing analyzer. Proc. International Symposium on Circuits and Systems. link ↗
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ScholarGate. (2026, June 3). Static Timing Analysis for Digital Circuit Verification. ScholarGate. https://scholargate.app/hi/electrical-engineering/static-timing-analysis
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