Λογική Σύνθεση
Η Λογική Σύνθεση είναι η αυτοματοποιημένη μετατροπή περιγραφών υλικού υψηλού επιπέδου (RTL σε Verilog/VHDL) σε βελτιστοποιημένες netlists επιπέδου πυλών. Πρωτοπορήθηκε από τους Brayton et al. στο UC Berkeley τη δεκαετία του 1980-1990, η λογική σύνθεση μετατρέπει τις συμπεριφορικές προδιαγραφές σε φυσικές υλοποιήσεις, βελτιστοποιώντας για επιφάνεια, ταχύτητα και ισχύ. Η σύνθεση είναι απαραίτητη στον σύγχρονο ψηφιακό σχεδιασμό, επιτρέποντας την ταχεία επανάληψη και την αυτοματοποίηση των πιο κουραστικών χειροκίνητων εργασιών.
Διαβάστε ολόκληρη τη μέθοδο
Συνδεθείτε με δωρεάν λογαριασμό για να διαβάσετε αυτή την ενότητα.
Method map
The neighbourhood of related methods — select a node to explore.
Πηγές
- Brayton, R. K., Hachtel, G. D., McMullin, C. T., Sangiovanni-Vincentelli, A. L., & Vincentelli, A. S. (1987). Logic Synthesis for VLSI Design. Kluwer Academic. link ↗
- Mishchenko, A., Chatterjee, S., Brayton, R., & Sangiovanni-Vincentelli, A. L. (2006). DAG-aware AIG rewriting. In Proc. DAC (pp. 713-718). ACM. link ↗
- Berkeley, S. (1995). SIS: A system for sequential circuit synthesis. Technical Report UCB/ERL M95/55, UC Berkeley. link ↗
Πώς να παραπέμψετε σε αυτή τη σελίδα
ScholarGate. (2026, June 3). Logic Synthesis for Digital Circuit Design. ScholarGate. https://scholargate.app/el/electrical-engineering/logic-synthesis
Which method?
Set this method beside its closest kin and read them side by side — the library lays the books on the table; the choice is yours.
- Αυτόματη Δημιουργία Προτύπων ΔοκιμώνΗλεκτρολογική Μηχανική↔ compare
- Διακύμανση Διαδικασίας Monte CarloΗλεκτρολογική Μηχανική↔ compare
- Στατική Ανάλυση ΧρονισμούΗλεκτρολογική Μηχανική↔ compare
Αναφέρεται από
Εντοπίσατε πρόβλημα σε αυτή τη σελίδα; Αναφέρετέ το ή προτείνετε διόρθωση →