Logiksynthese

Logiksynthese ist die automatisierte Umwandlung von Hardwarebeschreibungen auf hoher Ebene (RTL in Verilog/VHDL) in optimierte Gate-Level-Netzlisten. Die Logiksynthese, die in den 1980er- und 1990er-Jahren von Brayton et al. an der UC Berkeley initiiert wurde, transformiert Verhaltensspezifikationen in physische Implementierungen und optimiert dabei hinsichtlich Fläche, Geschwindigkeit und Leistung. Synthese ist für das moderne digitale Design unerlässlich, da sie schnelle Iterationen und die Automatisierung der mühsamsten manuellen Aufgaben ermöglicht.