Static Timing Analysis
Static Timing Analysis (STA) is a non-simulation method for verifying that digital circuits meet timing constraints (clock frequencies, setup/hold times, propagation delays). Introduced systematically by Bhatnagar et al. in the 1990s, STA computes worst-case and best-case path delays by analyzing logic paths without simulating vectors. STA is essential for modern VLSI design, enabling fast timing closure before silicon and identifying critical paths for optimization.
Hồ sơ nguồn
Các trích dẫn được sao chép nguyên văn từ hồ sơ nguồn của phương pháp. Không có xác minh cấp độ yêu cầu nào được suy ra từ chúng.
- Bhatnagar, H., & Bhatnagar, R. (1995). Static timing analysis: A primer. In VLSI Handbook (pp. 1-25). CRC Press. · URL
- Shen, A., Ghosh, A., Madden, S. H., & Sorkin, F. (2003). Fast algorithms for static timing analysis. In Proc. ICCAD (pp. 126-131). IEEE. · URL
- Berkelaar, M., Duffack, M., Flach, G., & Hartoog, R. (2007). OpenTimer: An open-source static timing analyzer. Proc. International Symposium on Circuits and Systems. · URL
Các yêu cầu được tuyển chọn
Các yêu cầu được lưu trữ trong sổ cái bằng chứng, mỗi yêu cầu có đánh giá riêng.
Chế độ xem này không tạo ra đánh giá yêu cầu khi sổ cái không có.
Các phương pháp liên quan
Được tạo từ biểu đồ phương pháp và hiển thị dưới dạng các mối quan hệ được đề xuất bởi máy — không có yêu cầu bằng chứng nào được suy ra.